摘要：數(shù)字校準是高速高精度流水線ADC設計中的關鍵技術之一。文章提出了一種可通過校準控制生成測試信號，自動計算權重來對流水線ADC中電容失配進行誤差補償?shù)募夹g。該技術能有效地減小增益有限、電荷注入等非理想因素的影響，使校準輸出后的數(shù)據擁有更高的準確度，提高了系統(tǒng)的線性度。

0 引言

模數(shù)轉換器(ADC)是聯(lián)系模擬世界與數(shù)字系統(tǒng)的關鍵環(huán)節(jié)。在不同的應用領域，對ADC的性能需求也不同。在近年的國際固態(tài)電路大會(ISSCC)上發(fā)表的相當多的關于高速高精度ADC的文章表明，流水線ADC已經成為研究熱點。流水線ADC采用流水作業(yè)的方式，在采樣速率和轉換精度上較其它類型的ADC有較大的優(yōu)勢，但是流水線ADC中存在電容失配、比較器失調、非理想運放、工藝誤差等非理想因素，當流水線ADC的轉換精度達到12位以上時，這些非理想因素對其性能有較大影響。傳統(tǒng)的模擬電路校準技術已無法滿足高精度的要求，而近年來隨著數(shù)字系統(tǒng)的高速發(fā)展，采用數(shù)字方式對誤差進行校準已經成為大趨勢。數(shù)字校準技術得到了越來越廣泛的應用。

本文針對14位250MSPS流水線ADC中的數(shù)字校準技術進行了研究，并提出了相應的實現(xiàn)方案。本方案無需修改各級MDAC模擬電路，只需在比較器輸入端添加一個多位選擇器即可實現(xiàn)，可滿足流水線ADC對高線性度、高精度的要求，簡單可靠、易于實現(xiàn)。

1 流水線ADC基本結構及誤差源

流水線ADC工作在兩相不重疊時鐘(采樣時鐘和保持時鐘)下，用以控制各級MDAC在采樣階段和放大階段之間交替工作。各級MDAC包含低精度子ADC、子DAC、減法電路及增益電路。在采樣時鐘控制下，輸入的模擬信號被輸送到子ADC的比較器上，產生多位數(shù)字輸出Di及相應的模擬估計值，減法電路實現(xiàn)輸入Vin與估計值的差值，所得余量電壓在放大階段通過增益放大電路放大，其模擬輸出作為下一級MDAC的模擬輸入。流水線ADC整體框架如圖1所示。

常見的流水線MDAC結構主要有1bit/stage、1.5bit/stage、3bit/stage和多bit/stage 4種，本文采用的是1.5bit/stage或其相似的結構。1.5bit/stage結構與其他結構相比，擁有可以容忍更大的失調電壓等許多優(yōu)點，其余量傳輸曲線如圖2所示，實線為理想情況，虛線表示實際曲線。

從圖2可以看出，實際余量傳輸曲線與理想余量傳輸曲線發(fā)生了偏移，這是由諸多的非理想因素造成的。如比較器失調誤差可使余量曲線閾值電壓左右偏移，運放的有限增益使得余量曲線斜率不等于2，電容失配導致余量曲線中曲線斜率改變和左右偏移，開關溝道電荷注入誤差引起余量曲線整體上下偏移等。這些非理想因素影響流水線各級MDAC的轉換精度，且逐級放大，最終導致失調或失碼誤差。

2 校準原理及實現(xiàn)方案

觀察圖2可以看出，由于各種非理想效應的存在，傳輸曲線在跳變點處的實際權重與理想權重產生偏差，理想的權重表現(xiàn)在余量曲線上為S0-S1，而實際的權重為S0'-S1'，權重的差值導致數(shù)字輸出產生相應的失調或失碼誤差。本文采用的校準思路是基于計算跳變點實際高度的測量。在1.5bitMDAC里，其數(shù)字輸出有00、01、10三種情況，對應兩個權重wi(i=0，1)。本級的總的數(shù)字輸出是后級數(shù)字輸出與本級數(shù)字碼對應的權重累加之和。如式(1)所示，Di_out為第i級到第N級產生的總的數(shù)字輸出，Di為第i級生成的數(shù)字輸出。

此技術在操作過程中有“權重測量”和“數(shù)據轉換”兩種狀態(tài)。權重測量包含兩個步驟，在采樣時鐘控制下強制第i級MDAC接入比較器閾值電Vi_in=-1/4Vref，且令Di=00，產生的余量電壓Vres1'經過后級MDAC生成的數(shù)字碼為S0'。在保持時鐘控制下強制第i級MDAC接入比較器閾值電Vi_in=-1/4Vref且令Di=01，產生的余量電壓Vres2'經過后MDAC生成的數(shù)字碼為S1'。理想情況下Vres1'-Vres2'=1/2*Vref，而實際情況下Vres1’-Vres2’=(1/2*Vref+△ε)，即兩者之間存在一差值電壓△ε。對應的數(shù)字輸出差值D(△ε)=(S0’-S1’)-D(1/2*Vref)，D(1/2*Vref)已知，(S0’-S1’)可由計算得出，故可得出第i級MDAC對應的D(△εi)。我們可通過重復1024次再求平均值的方法來提高精度。因此我們得到實際的數(shù)據變換數(shù)字輸出如下：

本文具體的實現(xiàn)方案如圖3所示。數(shù)字電路實現(xiàn)由寄存器、加法器、移位器等組成，包含控制模塊、權重測量、正常數(shù)據轉換及用于存儲器校準數(shù)據的寄存器四部分。系統(tǒng)由控制模塊進行控制，可工作在兩個工作模式下。在Calibration模式下控制模塊發(fā)出測試信號輸入到ADC模擬部分，生成的數(shù)字輸出經由權重測量模塊測得誤差系數(shù)，存儲到寄存器中。在Normal模式下進行正常的數(shù)字轉換時調用這些系數(shù)來進行數(shù)字校準，得到經過校準后的較精確的數(shù)字輸出。

3 實驗結果與分析

在ADC數(shù)字校準算法實現(xiàn)過程中，流水線ADC采用3.5bit+2.5bit(溢出)+1.5bit+1.5bit(溢出+4級)1.5bit+3bit flash 14位九級結構的MDAC，如圖4所示。在進行校準時，前級實際權重的獲得需要使用已經過校準的后級進行估算，在對第i級進行校準時，需要其后級已經過校準，可以看做滿足線性度的理想ADC，因此整個校準從后向前逐級進行。本研究先校準第二級MDAC，然后再校準第一級MDAC，對兩級MDAC共7bit2拄行數(shù)字校準，最終得到校準后的數(shù)據。校準前和校準后的ADC的SNR特性曲線如圖5所示。

由圖5(a)、圖5(b)可以看出，校準前ADC電容失配值設置為1%，比較器失調為1%，在200MHZ的采樣頻率下，對一個正弦信號采樣，校準前流水線ADC的SNR受諧波失真影響，為78.01dB，校準后SNR上升到81.21dB，所有的諧波都下降到-90dB以下。校準后總諧波失真由-65.05 dB下降到-88.59dB。可見，通過數(shù)字校準后，整個流水線ADC的線性度有了很大的提高。

4 結論

本文研究了一種適用于流水線ADC的數(shù)字校準算法，并提出了相應的實現(xiàn)方案。本方案對模擬電路更改較少，而數(shù)字電路里無需使用數(shù)字校準中常用的乘法器或除法器。速度較快，簡單可靠且容易實現(xiàn)。