摘要：介紹了以FPGA為主控芯片，以光殲為通訊媒介的視頻信號數(shù)字通信實驗裝置的設計實現(xiàn)過程，并對電路各個模塊的功能及實現(xiàn)加以說明。電路在altium designer中設計完成，采用分模塊式的設計，思路靈活，結構清晰，易于實現(xiàn)。在QuartusⅡ環(huán)境下用VerilogHDL語言進行編程并對程序進行仿真。該裝置已做成了實物樣本，實驗使用表明：可以實現(xiàn)視頻信號的傳輸，達到設計提出的教學要求和實際效果。
關鍵詞：FPGA；視頻信號；光殲通信；VerilogHDL

    光纖以其頻帶寬、容量大、衰減小等優(yōu)點給通信領域帶來的改革和創(chuàng)新，形成了一個新興產(chǎn)業(yè)。數(shù)字通信對比傳統(tǒng)的模擬通信有抗干擾能力強、適用范圍廣、保密性能強、易于集成、功能穩(wěn)定等優(yōu)點。數(shù)字光纖通信兼有兩者的優(yōu)點，必將成為通信領域的發(fā)展方向。
    視頻信號的光纖傳輸有實時、準確、清晰的優(yōu)點。在實驗領域，可以快速準確地傳遞實驗圖像，給實驗者更可靠的信息。在監(jiān)控方面，可以實時傳遞監(jiān)控圖像，即節(jié)約成本，又有高的傳輸質量。因此，視頻信號的光纖傳輸的研究與實現(xiàn)，將方便人們的學習、工作和生活。
    本文是針對普通工科類高校中，非通信與信息工程專業(yè)等學科，具有普及性實驗教學科目所研制的創(chuàng)新實驗教學儀器。該實驗儀器的推出，有利于幫助高等學?；A性學科實驗課程的提升，豐富與完善實驗課內容，使學生了解現(xiàn)代技術的發(fā)展與相關知識的掌握。

1 系統(tǒng)的硬件結構
    整套裝置由兩大部分組成：光接收器和光發(fā)射器。兩者之間以光纖連接。光發(fā)射器與光接收囂的工作原理相互關聯(lián)，一個是另一個的逆過程；光發(fā)射器是將視頻的電信號轉變成光信號，光接收器是將光信號轉變成視頻的電信號。
    光發(fā)射器由濾波放大、A／D轉換、控制部分、并／串轉換、電／光模塊部分組成。
    光接收器由光／電轉換部分、串／并轉換、控制部分、D／A轉換、模擬信號放大部分組成。

2 系統(tǒng)電路設計
2．1 電源
    整套裝置僅以7．5 V直流電源供電，內部集成電路需用到5V、1.5V、3．3V的電源。5V電源由L7805三態(tài)穩(wěn)壓電源提供，3.3V和1.5V分別由ASM117-3.3和ASM117-1.5提供。
2. 2 FPGA主控部分
    電路采用型號為EPIC3144C8的FPGA為主控芯片，由32 MHz的晶振提供工作時鐘。芯片共有4個時鐘輸入端，選其一輸入晶振時鐘。由于FPGA各個模塊都用到，所以各個模塊都需要供電和接地。
    FPGA內部有兩個鎖相環(huán)，可以進行分頻和倍頻，以得到不同的頻率。發(fā)射器中FPGA提供模數(shù)轉換芯片和并／串轉換芯片的時鐘并將模數(shù)轉換器輸出的八位數(shù)據(jù)編碼成十位數(shù)據(jù)傳送給并串轉換芯片，即完成8B10B編碼和數(shù)據(jù)傳輸。接收器中FPGA提供數(shù)模轉換器工作時鐘和串并轉換器的參考時鐘，并將串并轉換器輸出的十位數(shù)據(jù)解碼，還原為八位數(shù)據(jù)傳輸給數(shù)模轉換器。FPGA的功能由Verilog編程實現(xiàn)，程序采用AS(主動)配置方式下載到FPGA。
2．3 視頻信號的處理及采集
    視頻信號經(jīng)濾波、放大、同步分離，由模數(shù)轉換集成芯片采集轉換成數(shù)字信號。
2．3．1 濾波放大部分
    在對視頻信號進行采樣時，當信號中含有大于二分之一的采樣頻率，如果采樣頻率不夠高，就會產(chǎn)生混疊信號。混疊信號不能用數(shù)字濾波方法除去，需要用硬件濾波。A／D轉換的采樣頻率需要高于視頻信號最高頻率的2～10倍，為了在模數(shù)轉換階段不出現(xiàn)更高頻率，即不出現(xiàn)混疊干擾信號，濾波需在A／D轉換之前進行。根據(jù)所需視頻信號的帶寬以及抗混疊濾波所需要的特性，設計一個7級的低通濾波器，截止頻率為6 MHz，電路如圖1所示。

    放大電路采用美國模擬器件公司出品的集成AD8042來實現(xiàn)。AD8042是一款功耗低、電壓反饋型的高速放大器。它具有單電源供電能力，其0．1BD增益平坦度為14 MHz，采用5 V電源時的差分增益和相位誤差分別為0．04％和0．06％。工作于5 V電源時，它具有160 MHz的帶寬。低失真和快速建立特性使得它可以用于緩沖單電源和高速數(shù)模轉換電路，電路如圖2所示。

    圖中AD8042采用5 V電源供電，采用一級放大。
2．3．2 同步分離部分
    全電視信號中除了圖像信號外，還包含復合同步信號：由行、場和色副載波等組成；這些同步信號與圖象、聲音信號按照一定規(guī)格的國際制式編制標準構成，使得整個視頻信號完整協(xié)調統(tǒng)一。所以在進行傳輸處理視頻信號時，要對其中的同步信號實施技術分離，以便相應控制處理，具體電路采用LM1881集成芯片實現(xiàn)。該芯片可從全電視信號中提取與分離出：行和場、后延同步、奇偶場的圖像信息。圖像的復合視頻信號直接由系統(tǒng)的相關設備提供，芯片的BACK PORCH管腳在視頻信號消隱期間產(chǎn)生后延脈沖，該腳接到A／D轉換器AD9280的CLAMP端口即19腳，使A／D轉換器在信號的消隱期間處于鉗位工作模式，可將消隱電平鉗位在0電平的位置，從而使得采集處理信號時能夠正確得把握各個信號間的時序關系和邏輯關系，完成同步信號分離的功能。

    分離電路采用美國國家半導體器件公司出品的集成LM1881來實現(xiàn)，電路如圖3所示。
2．3．3 A／D轉換部分
    模數(shù)轉換電路同樣采用美國模擬器件公司出品的集成AD9280來實現(xiàn)，其工作時鐘頻率設定為32MHZ，由FPGA提供。信號由AIN管腳輸入，D0～D7輸出轉換后的8位二進制數(shù)據(jù)。STBY和THREE-STATE腳接地，以保證芯片正常工作。CLAPMIN接地，把消隱電平鉗位為0電平，其電路如圖4所示。

2．4 信號發(fā)送部分
    由FPGA處理后的數(shù)據(jù)要通過光纖發(fā)送，不需先將并行數(shù)據(jù)轉換為串行數(shù)據(jù)，再將串行數(shù)據(jù)轉換為光信號。

2．4．1 并／串轉換
    電路采用串化器DS92LV1023集成芯片實現(xiàn)，電路如圖5所示，其對應接收端由解串器DS92LV1224集成芯片完成。DS92LV1023可以將10位并行數(shù)據(jù)轉換為串行差分數(shù)據(jù)流，該差分數(shù)據(jù)流可以由DS92LV1224還原為10位的并行數(shù)據(jù)。這一組芯片內部有鎖相環(huán)，可以為數(shù)據(jù)輸出自己匹配時鐘。串化器LV1023參考時鐘選為32MHz，數(shù)據(jù)在該時鐘頻率下輸入，其芯片內部匹配產(chǎn)生數(shù)據(jù)輸出時鐘，每一個10位并行數(shù)據(jù)轉換為12位串行數(shù)據(jù)，其中多出一個起始位和一個終止位，所以有效頻率為320 M。解串器的參考時鐘定為16MHz，以滿足數(shù)據(jù)傳輸需求。

    由于視頻信號是實時不斷的，所產(chǎn)生的數(shù)據(jù)流連續(xù)進行，所以電路不能設置進入高阻態(tài)或省電模式，因此LV1023的DEN和PWRDN都置高電位。
    串行數(shù)據(jù)的準確傳輸需妥串化器和解串器同步，該組芯片有2種同步方式：
    1)快速同步  串化器LV1023發(fā)送一組同步信號，由連續(xù)是6個“1”和6個“0”組成，發(fā)送同步信號是由SYNC1和SYNC2控制的，當SYNC1或SYNC2置高電平持續(xù)時間超過6個時鐘周期時，則開始連續(xù)發(fā)送同步信號，當解串器LV1224接收到同步信號后便開始試圖鎖定時鐘信號，鎖定完成之前LOCK保持高電平，鎖定完成后LOCK跳變?yōu)榈碗娖健?br />     2)隨機同步方式  該組芯片在沒有同步信號傳輸?shù)那闆r下仍然可以完成鎖定，這使該組芯片在開放場合得到應用。隨機同步時，串化器不發(fā)送同步信號，解串器直接對差分數(shù)據(jù)流進行鎖定，該鎖定方式會受到初始時數(shù)據(jù)和時鐘的相位影響，也會受到數(shù)據(jù)本身的影響，當一個特殊的數(shù)據(jù)圖樣反復出現(xiàn)時，解串器可能出現(xiàn)鎖定錯誤，稱為RMT。但當同步丟失后，解串器會重新鎖定時鐘，恢復同步。
    由于該電路采用隨機同步方式。串化器的SYNC1和SYNC2懸空。
2. 4. 2 電／光模塊
    采用型號為HNMS-XEMC41XSC20，工作波長在T1310nm／R1550nm的單纖雙向一體化收發(fā)模塊，將電信號差分數(shù)據(jù)流轉成光數(shù)據(jù)信號流，電路如圖6所示。

2．5 信號的接收及處理
2．5．1 光／電轉換模塊
    裝置以單纖進行信號傳輸，光信號傳輸?shù)浇邮昭b置后，需要還原為電信號，即差分電壓數(shù)據(jù)流。采用型號為HNMS-XEMC41XSC20，工作波長在T1310 nm／R1550 nm的單纖雙向一體化收發(fā)模塊，將光信號轉換為電信號。轉換后的差分信號由RD+和RD-輸出。電路如圖7所示。

2. 5. 2 串并轉換
    裝置采用與發(fā)送器中的串化器DS92LV1023相匹配的解串器DS92LV1224。發(fā)送器中的串化器將10位的并行數(shù)據(jù)轉換為串行的差分數(shù)據(jù)流，因此在接收器中需用相應的解串器將串行差分數(shù)據(jù)流還原為并行數(shù)據(jù)。
    DS92LV1224內部有鎖相環(huán)，在接收數(shù)據(jù)流時可以根據(jù)數(shù)據(jù)的頻率自行匹配接收時鐘，外界只需為其提供參考時鐘。此處參考時鐘選為16MHz，由FPGA控制部分提供。芯片還匹配了與解串后的數(shù)據(jù)同步的時鐘，以助于轉換后的并行數(shù)據(jù)輸出。參考時鐘和數(shù)據(jù)輸出時鐘分別為REFCLK和RCLK引腳。為了保證視頻信號的連續(xù)性和實時性，需避免芯片處于省電模式或高阻模式。因此PWRDN和REN需接高電平。RCLK-R／F接高電平，即選擇時鐘上升沿輸出數(shù)據(jù)。
    該組芯片有2種同步方式：快速同步和隨機同步?？焖偻绞怯纱靼l(fā)送一組由連續(xù)的6個“1”和“0”組成的同步信號，解串器收到信號后鎖定數(shù)據(jù)時鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?。同步信號的發(fā)送是由串化器的SYNC1和SYNC2控制的，只要兩者之一置高電平持續(xù)時間超過6個時鐘周期，串化器就開始連續(xù)發(fā)送同步信號?？焖偻骄哂锌焖贉蚀_的優(yōu)點，但在長距離的信號傳輸中，光纖只傳遞數(shù)據(jù)，無法很好的傳遞串化器和解串器的SYNC和LOCK信號。因此采用隨機同步方式。隨機同步方式串化器不需發(fā)送同步信號，解串器直接對數(shù)據(jù)流進行鎖定，實現(xiàn)同步，鎖定丟失后，解串器會重新鎖定時鐘。將LOCK接到FPGA以進行實時控制。串／并轉換電路如圖8所示。

2．6 D／A轉換及視頻信號輸出
2．6．1 D／A轉換部分
    采用美國模擬器件公司出品的AD9708，它屬于高性能、低功耗CMOS數(shù)模轉換器，能提供出色的交流和直流性能，支持最高125 Mz／s的更新速率。工作時鐘設為16 MHz，由FPGA提供。

    AD9708的外圍電路如圖9所示。其中REFLO是轉換基準的參考地，此腳接地禁用內部參考電壓。COMP1是噪聲衰減模式設置端，此處串接0．1 μF的電容能達到較好的轉換效果。R9是終端匹配電阻以消除高頻振蕩。C9和C10用以濾除數(shù)字電源紋波，C6、C7用以濾除模擬電源紋波。并行數(shù)據(jù)由DB0～DB7輸入，轉換后的數(shù)據(jù)由IOUTA輸出。此處輸出的信號須經(jīng)運放放大后，才能滿足通用性視頻顯示器的技術要求。
2．6．2 模擬放大及視頻信號輸出
    采用AD8042實現(xiàn)信號的放大，如圖10所示。ULA將AD9708輸出的電流信號轉換為電壓信號，其中C1主要作用是去除高頻干擾。ULB作為電壓跟隨器，用于阻抗匹配。要求的輸出阻抗是75 Ω，電壓跟隨器使輸出阻抗為0，再串聯(lián)一個75 Ω(在ULB的7腳之后，圖中未標出)，來滿足匹配要求。

3 程序設計及仿真
    系統(tǒng)采用VerilogHDL語言進行程序編寫，在QuartusⅡ環(huán)境下編輯仿真。FPGA內部時鐘由32 MHz晶振提供。FPGA的工作是：1)提供D／A轉換芯片AD9708、A／D轉換芯片AD9280、并串轉換芯片LV1023的工作時鐘和串并轉換芯片LV1224的參考時鐘，都是16 MHz；2)發(fā)送端對數(shù)據(jù)進行8B10B編碼，并將轉換后的數(shù)據(jù)傳送給串化器；接收端獲取串并轉換后的十位數(shù)據(jù)，進行解碼，還原為編碼前的八位數(shù)據(jù)，并將解碼后的數(shù)據(jù)傳送給數(shù)模轉換芯片。
3．1 8B10B編解碼
    8B10B編碼是目前高速串行通訊普遍采用的編碼方式，8B10B編碼的目的是將八位數(shù)據(jù)轉換成10位的數(shù)據(jù)，并使轉換后的數(shù)據(jù)流中“0”和“1”的數(shù)量平衡，避免發(fā)送過程中因過多重復的出現(xiàn)“0”或“1”而發(fā)生的錯誤，提高線路傳輸?shù)男阅?，有利于接收器更準確的捕捉同步時鐘，而且采用特定的碼元可以使接受端更準確地對準碼元。
    8B10B編碼可以看成是5B6B和3B4B編碼的組合，組合過后有些編碼可能有兩個值，“1”和“0”的差值稱為平衡度，用RD-表示平衡度為+2或0，RD+表示平衡度-2或0。將轉換后的數(shù)據(jù)接平衡度分為RD-和RD+兩列。設變量DISPIN表示正在轉換的數(shù)的平衡度，DISPOUT表示下一個轉換的數(shù)的平衡度。初始時設DISPIN與DISPOUT相等，先從RD-中開始轉換，如果轉換后的數(shù)“0”和“1”的數(shù)量相等，繼續(xù)在RD-列中轉換下一個數(shù)，如果“0”和“1”的數(shù)不等，則轉到RD+列中轉換。同理在RD+列中，如果“0”、“1”個數(shù)相等則繼續(xù)在RD+中，否則換到RD-中。

    解碼部分將10位數(shù)據(jù)的前六位和后四位分別按照5B6B和3B4B的列表解碼即可。
3．2 仿真
    設計程序經(jīng)QuartusⅡ綜合器編譯綜合成功后，可以對輸入數(shù)據(jù)、中間產(chǎn)生的數(shù)據(jù)、輸出數(shù)據(jù)進行仿真。裝置采用的8B10B編碼方式，分為3B4B和5B6B進行編碼。解碼部分依照編碼時相同的分發(fā)將十位數(shù)據(jù)分為4B和6B分別解碼。解碼后再按順序組合成8位數(shù)據(jù)。程序以4B3B、6B5B分別查表的方式實現(xiàn)。

    程序仿真圖如圖12所示，adin是編碼之前的八位數(shù)據(jù)，設為逐次加一的計數(shù)數(shù)據(jù)，為了方便比較，圖中用十進制表示。編碼后的十位數(shù)據(jù)為data10b，adout是解碼后的數(shù)據(jù)?？梢钥吹诫m有延遲，解碼后數(shù)據(jù)仍為計數(shù)數(shù)據(jù)。因此程序可以準確地實現(xiàn)解碼功能。

4 結束語
    全電視信號中除了視頻信號外，還包括音頻信號，其聲音信息的傳輸與轉換處理，是應用領域中不可缺少的內容與完備。除了單向通信外，收發(fā)設備之間相互進行信息交換，實現(xiàn)雙向通信、完成反向控制功能，在光纖通信應用領域中獲得廣泛應用和普及。這些課題的技術性拓展與轉換，移植到相關實驗教學的應用中，一定有其積極的作用和意義。