在輸入信號(hào)轉(zhuǎn)換數(shù)字?jǐn)?shù)據(jù)之后,必須傳輸它們到DSP或ASIC/FPGA進(jìn)行處理。流行的全差分輸出信號(hào)傳輸是方便的。全差分的輸出信號(hào)通過(guò)兩條對(duì)稱線給出和吸收電流。這種信號(hào)傳輸?shù)囊粋€(gè)例子是LVDS(低壓差分信號(hào))格式。ADC12QS065用LVDS來(lái)解決所有這些系統(tǒng)問(wèn)題(圖1)。

圖1 ADC12QS065簡(jiǎn)化框圖

　　圖2 輸出定時(shí)圖

　　ADC12QS065在單片上包含4個(gè)12位ADC。每個(gè)ADC輸入都接收全差分信號(hào)。輸入共模電壓來(lái)源于共模輸出參考電壓VCOM12和VCOM34,由ADC12QS065提供。ADC12QS065可選擇全差分或單端時(shí)鐘源。為了采用LVDS,時(shí)鐘提供LVDS到CLKB,端接緊靠輸入引腳。若希望單端CMOS時(shí)鐘,則把CLKB接低態(tài),而不需要端電阻器。

　　用差分環(huán)形振蕩器串行化每個(gè)ADC的輸出。輸入時(shí)鐘輸入乘12,并轉(zhuǎn)換到LVDS時(shí)鐘輸出,以使數(shù)據(jù)捕獲。輸入時(shí)鐘率的LVDS FRAME信號(hào)也在輸出產(chǎn)生來(lái)識(shí)別取樣數(shù)。

　　輸出定時(shí)為FPGA提供容易的數(shù)據(jù)捕獲。當(dāng)取樣數(shù)據(jù)準(zhǔn)備好時(shí),發(fā)送輸出FRAME信號(hào)。在LVDS CLOCK OUT轉(zhuǎn)變之后,出現(xiàn)4個(gè)輸出通道的每個(gè)通道的MSB。LVDS CLOCK OUT 信號(hào)從DATA OUT 偏移四分之一周期,以減輕時(shí)鐘管理。在CLOCK OUT轉(zhuǎn)換時(shí)捕獲每個(gè)數(shù)據(jù)位。采用LVDS的另一個(gè)好處是可以用EIA/TIA568標(biāo)準(zhǔn)的雙絞線發(fā)送這些信號(hào)。滿足EIA/TIA568標(biāo)準(zhǔn)的雙絞線具有100Ω 特性阻抗。緊靠在一起并承載相反電流的導(dǎo)體產(chǎn)生非常低的輻射。在高SNR要求的場(chǎng)合這是所希望的。

　　在傳統(tǒng)單端并行CMOS輸出12位ADC中,需要49條(4×12+1)線發(fā)送轉(zhuǎn)換器,輸出到數(shù)字處理器。若把輸出位串行化,每個(gè)通道有單對(duì)差分線。也要說(shuō)明輸出時(shí)鐘和幀信號(hào)線。

　　因?yàn)長(zhǎng)VDS用來(lái)自電源的電流,靠來(lái)自LVDS端或其他的“操縱”(steering)電流,所以從電源恒定地吸收電流。這降低了呈現(xiàn)在電源線上的開(kāi)關(guān)轉(zhuǎn)換負(fù)載。此優(yōu)點(diǎn)使電源線上的電源噪聲比較低,從而減小去耦電容的尺寸并減輕布線要求。

　　串行LVDS允許更小的封裝,而信號(hào)傳輸是非常有效的。然而在很多應(yīng)用中,低功耗是非常重要的。每個(gè)通道節(jié)省每毫瓦功率,對(duì)于需要幾個(gè)數(shù)據(jù)通道的系統(tǒng)有巨大意義。因此,除靜態(tài)驅(qū)動(dòng)器外,ADC12QS0D65具有3個(gè)分離電源?？梢赃B接每個(gè)電源使其成為單電原ADC或保護(hù)分離。分離電源進(jìn)一步隔離ADC內(nèi)部電路每部分。分離電源的另一個(gè)優(yōu)點(diǎn)是輸出驅(qū)動(dòng)器電壓可以低到2.5V,以節(jié)省功耗。

　　ADC12QS065也具有自己內(nèi)部參考供電的能力,允許外部驅(qū)動(dòng)基準(zhǔn)。這使多ADC可連組在一起,分別把所有的VRET和VREFN連接在一起?？勘ＷC每個(gè)芯片匹配的增益和偏移,可減小系統(tǒng)定標(biāo)要求。若系統(tǒng)允許差分信號(hào)傳輸,用低共模噪聲電感是有益的,可以降低電源瞬變,在輸出線上有低數(shù)字輻射。ADC12QS065從模擬輸入、時(shí)鐘輸入到串行LVDS輸出,提供全差分轉(zhuǎn)換。它所具有的分離電源能力允許用于進(jìn)一步模擬數(shù)字域分離,并提供較低的功耗。